<р> stage2right: в std_logic;
<р> out18: из STD_LOGIC_VECTOR (7 Downto 0));
<р> конец компонент;
<р> компонент shiftersright_stage4 является < ш>
Port (in35: в STD_LOGIC_VECTOR (7 Downto 0);
<р> stage4right: в std_logic;
<р> out20: из STD_LOGIC_VECTOR (7 Downto 0));
<р > конец компонент;
<р> начинается
<р> shiftright0: shiftersright_stage1 карту порта (D, E
(0), signa15);
shiftright1: shiftersright_stage2 карту порта (signa15, E (1 ), signa16);
<р> shiftright2: shiftersright_stage4 карту порт (signa16, Е
(2), Zact);
<р> сходу <р> zeroact <р>, когда Zact = "00000000"
<р> еще '0';
<р> конец структурной;