Электроника и коммуникационные части с функцией
программы являются примерами хорошо и нет ошибок, и работает программа с правильным и иметь надежные выходные.
<р> --- переключения-левой - Страница <р> Библиотека IEEE;
<р> использовать IEEE.STD_LOGIC_1164.ALL;
<р> использовать IEEE.STD_LOGIC_ARITH.ALL;
<р> использовать IEEE.STD_LOGIC_UNSIGNED.
ALL;
<р> лицо shiftleft_8 является
<р> Порт (A, B: в STD_LOGIC_VECTOR (7 Downto 0);
<р> outleft: из STD_LOGIC_VECTOR (7 Downto 0);
<р > zeroact: из std_logic);
<р> конец shiftleft_8;
<р> Архитектура Структурные shiftleft_8 является
<р> сигнал signa6, signa7, Zact: std_logic_vector (7 Downto 0);
<р> компонент shifter_stage1 является
Port (in25: в STD_LOGIC_VECTOR (7 Downto 0);
<р> stage1: в std_logic;
<р> out10: из STD_LOGIC_VECTOR (7 Downto 0) );
<р> конец компонент;
<р> компонент shifters_stage2 является
<р> Порт (in27: в STD_LOGIC_VECTOR (7 Downto 0);
<р> stage2: в std_logic < ш>
out12: из STD_LOGIC_VECTOR (7 Downto 0));
<р> конец компонент;
<р> компонент shifters_stage4 является
<р> Порт (in29: в STD_LOGIC_VECTOR (7 Downto 0 );
<р> stage4: в std_logic;
<р> out14: из STD_LOGIC_VECTOR (7 Downto 0));
<р> конец компонент;
<р> начинается
< р> shiftleft0: shifter_stage1 карту порт (A, B
(0), signa6);
<р> shiftleft1: shifters_stage2 карту порт (signa6, B
(1), signa7);
<р> shiftleft2: shifters_stage4 порт Карта (signa7 B
(2), Zact);
<р> outleft <р> zeroact <р>, когда Zact = "00000000"
<р> еще '0';
<р> конец Структурная;
<р> --- переключения правом ---
<р> Библиотека IEEE;
<р> использовать IEEE.
STD_LOGIC_1164.ALL;
<р> использовать IEEE.STD_LOGIC_ARITH. ВСЕ;
<р> использовать IEEE.STD_LOGIC_UNSIGNED.ALL;
<р> лицо shiftright_8 является
<р> Порт (D, Е: в STD_LOGIC_VECTOR (7 Downto 0);
<р> прямо: из STD_LOGIC_VECTOR (7 Downto 0);
<р> zeroact: из std_logic);
<р> конец shiftright_8;
<р> Архитектура Структурные shiftright_8 является
<р> сигнал signa15 , signa16, Zact: std_logic_vector (7 Downto 0);
<р> компонент shiftersright_stage1 является
<р> Порт (in31: в STD_LOGIC_VECTOR (7 Downto 0);
<р> stage1right: в std_logic;
<р> OUT16: из STD_LOGIC_VECTOR (7 Downto 0));
<р> конец компонент;
<р> компонент shiftersright_stage2 является
Port (in33: в STD_LOGIC_VECT